Grâce aux dons déjà reçus, les travaux sur la conception des PCB peuvent avancer et nous estimons qu’ils pourraient être achevés d’ici fin septembre 2020. La date de publication du design des PCB dépendra fortement des résultats du processus d’examen interne une fois reçu le premier brouillon, en espérant que cela ne soit pas trop long. Le design du PCB est conçu pour s’adapter à l’intérieur du corps du Slimbook Eclipse.

Comme nous n’avons pas pu atteindre notre objectif en août, nous sommes obligés de reporter la date limite de la campagne de dons en cours (phase 1A) au 15 septembre 2020.

Nous demandons à tous les followers, amis et donateurs de concentrer leurs dons avant le 15 septembre 2020, afin d’assurer la fin de la phase 1A afin d’éviter un retard supplémentaire.

L’idée est de délivrer le design du circuit imprimé à la fin de la phase 1A, et juste après, commencer la phase 1B «Simulations de bus Fast SI» le 16 septembre avec un objectif de 5 000 € (environ 5 600 $). En conséquence, il n’y aura pas d’interruption dans la campagne de dons. Elle passera tout naturellement de la phase 1A à la phase 1B.

La conception du PCB est en cours même si août est une période de vacances en Italie. ACube Systems a pu engager une société d’ingénierie disponible pour travailler en août pour travailler sur le PCB basé sur les schémas électriques, une tâche assez difficile car tout le monde est en vacances en ce moment en Italie.

De plus, Slimbook nous a fourni de nouvelles parties des schémas utiles pour examiner la connexion de notre carte mère à la carte d’E / S d’extension Eclipse native. À la suite de ces efforts, nous pouvons confirmer notre calendrier provisoire envisagé qui fixait la livraison de la conception du PCB d’ici la fin du mois de septembre 2020.

Entretien avec Riccardo Mottola, le principal contributeur au navigateur web ArcticFox

Sur notre site Web de l’association PowerProgressCommunity, nous venons de publier une interview de Riccardo Mottola, le développeur le plus actif contribuant au navigateur le plus avancé disponible pour la plateforme PowerPC big endian.

https://www.powerprogress.org/en/news/interview-with-riccardo-mottola-arcticfox/

Nous venons de publier dans notre repo Arcticfox 27.10.2 (beta) compilé pour PPC64

Freedesktop pour Big Endian a porté 350 paquets sur 470 vers PPC64 Big Endian

Un autre pas en avant sur freedesktop-sdk sur ppc64 big endian : libvpx et nss ont disparu. Sur 470 paquets, près de 350 sont passés. Maintenant, le prochain défi concerne ffmpeg, un composant lié à sdl2 et une extension mesa.

Suggérez un nom pour la carte mère de notre PowerPC Notebook

Il est temps de donner un nom à notre carte mère, nous avons déjà dans notre forum PPC quelques suggestions, veuillez ajouter la vôtre.

Grâce aux donations reçues, le travail sur le PCB (fait avec Mentor pads) peut avancer et nous estimons qu’il sera terminé pour septembre 2020. Le timing n’est pas propice car beaucoup de monde est en congé au mois d’ août. Néanmoins, nous essayerons d’éviter toute interruption. La date de publication design du PCB dépendra des résultats des analyses internes quand nous l’aurons reçu. Le design du PCB est fait pour entrer dans le corps du Slimbook Eclipse.

Comme nous n’avons pas pu atteindre l’objectif en juillet, nous sommes obligés de reporter la date limite de la campagne de dons en cours (phase 1A) au 30 août 2020.

Le but est de rendre disponible le design du PCB à la fin de la Phase 1A, et démarrer la Phase 1B “Fast SI bus simulations” au 1er septembre avec un objectif de €5 000 (environ $5 600). Par conséquent, il n’y aura pas d’interruption dans la campagne de dons. Elle passera automatiquement de la Phase 1A à la Phase 1B.

Nous demandons à nos amis et donateurs de concentrer leurs dons avant le 30 août 2020, pour assurer la fin de la Phase 1A sans délai.

Nos patchs pour PPC64 Big Endian

Le binaire Flatpak fonctionne sur Debian 10 PPC64 Big Endian mais a besoin de la couche Freedesktop pour préparer les paquets flatpak provenant de centaines de manifestes..

Le stripper Freedesktop est maintenant patché pour la vérification cross-endian (ppc64 branch). Nous remercions l’équipe Flatpak pour la sympathique collaboration et les indications utiles.

Après l’importation de bootstrap sur un ppc64be natif, le processus de construction s’arrête sur le package https://github.com/google/boringssl.git qui n’est pas géré sur ppc64. Le dépôt Debian « magic » résout beaucoup de problèmes liés aux dépendances…le portage est reparti !

sudo apt-get install python3-grpcio libgirepository1.0-dev python3-cairo-dev libcairo2-dev gir1.2-ostree-1.0 python3-gi gyp node-gyp lzip locales-all

pip install BuildStream
pip install git+https://gitlab.com/buildstream/bst-external
pip install cython
pip install ostree
pip install PyGObject
pip install vext.gi

Après avoir copié le bootstrap à cibler, renommez bootstrap/powerpc64 en bootstrap/current et exécutez ces commandes pour compiler :

export XDG_CACHE_HOME=<path/to/build/dir>
make IMPORT_BOOTSTRAP=true

MintPPC fonctionnant sur le Devkit T2080RDB

Nous sommes en contact étroit avec Jeroen, le créateur de la distribution MintPPC basée sur Debian (voir un article sur la nouvelle version 2020 de MintPPC ici). Nous avons testé avec succès sur notre kit de développement T2080RDB qui a le même CPU NXP T2080 que notre projet (64bit, 4 cores, 8 logical core, up to 1.8Ghz).

Mises à jour LibreSOC

Nous aimons beaucoup le travail que font actuellement nos amis de Libre-SOC. Notre approche présente de multiples similitudes, car nous visons tous les deux à soutenir un effort similaire pour pousser plus loin la philosophie Open Hardware. Ci-dessous quelques mises à jour de leur équipe.

Libre-SOC a lancé son premier binaire little-endian « hello world » il y a quelques semaines. Cela nous montre que les instructions Load, Store, Branch (et return) et de nombreuses autres instructions POWER9 sont opérationnelles. Avec l’aide de Florent de Enjoy-Digital.fr, la tâche principale suivante est d’ajouter l’intégration Litex qui permettra d’accéder aux périphériques, à la fois sur les FPGA et en simulation. Parallèlement, Jean-Paul de l’Université de la Sorbonne a aidé à la disposition de l’ASIC de test 180 nm.

Si quelqu’un souhaite aider, nous avons un financement grâce à NLNet dans le cadre de leur programme de confidentialité et de confiance renforcée http://nlnet.nl/PET