Hola a todos, sabemos que ha pasado bastante tiempo desde nuestra última noticia el 21 de Noviembre de 2024.

¡Agradecemos enormemente vuestra paciencia! A pesar del silencio por nuestra parte, hemos visto que nuestra increíble comunidad – tanto viejos amigos como nuevos seguidores – ha seguido donando de forma constante. ¡Un agradecimiento infinito a todos vosotros, nuestros increíbles donantes actuales, pasados y futuros! Vuestro apoyo inquebrantable realmente alimenta nuestros esfuerzos y mantiene vivo el sueño.

Historia breve

Como compartimos en nuestra última publicación, el trabajo con el diseñador anterior se topó con un obstáculo importante: simplemente no pudimos hacer que la placa alcanzara la etapa crucial de arranque.

Esto nos llevó a buscar un nuevo diseñador, alguien con habilidades específicas y experiencia con la arquitectura PowerPC. Nos alegró mucho encontrar a un nuevo diseñador con talento que estaría disponible desde principios de 2025, y que incluso cuenta con el apoyo de otra persona experta en programación de firmware. Siguiendo nuestro plan, utilizamos enero y febrero para hacer el gran traslado, enviando todo el equipo al equipo del nuevo diseñador.

Nos contuvimos de publicar actualizaciones porque, sinceramente, estábamos esperando ese momento de avance – esa buena noticia que finalmente pudiéramos compartir con todos vosotros. Como las cosas estaban mostrando signos prometedores (por ejemplo, señales mejoradas en la salida de la CPU), teníamos muchas esperanzas de que esta nueva colaboración nos ayudara a superar rápidamente los problemas de arranque. En paralelo, también intentamos mejorar U-Boot y entregamos una T2080RDB adicional, la placa de desarrollo proporcionada amablemente por NXP, a uno de nuestros colaboradores, pero debido a problemas personales de salud, ya no puede seguir contribuyendo al proyecto.

Nuestro trabajo con el nuevo diseñador se ha centrado en pruebas rigurosas. El 9 de abril, vimos que el comportamiento de la placa era frustrantemente similar al del kit de desarrollo: aún no arrancaba. Esto nos llevó a una sesión dedicada el 14 de abril para un último intento intensivo de encontrar la causa raíz. Como parte de esta revisión en profundidad, desoldamos el chip de Marvell, que es el controlador SATA3.

Eliminar este componente era, de hecho, algo que ya habíamos planeado hacer para la próxima versión prototipo mientras optimizamos el diseño. Para aislar aún más el problema, también desoldamos el chip de Pericom.

¿El resultado general? A pesar de haber tomado estas medidas significativas, la placa aún no arrancó. Mostró exactamente el mismo comportamiento. Francamente, estábamos bastante desanimados y sin palabras.

Es increíblemente difícil cuando uno se esfuerza, intenta simplificar las cosas, y el problema de fondo persiste. Hasta ahora, hemos gastado alrededor de 6000 euros con el nuevo diseñador de hardware, y aunque ha habido mejoras –mostrando los comportamientos esperados documentados por NXP en su placa de desarrollo de referencia–, después de dos años con las placas prototipo en nuestras manos, todavía no hemos podido hacerla arrancar.

¿Y ahora qué?

Este momento difícil, sin embargo, ha reforzado nuestra determinación y nos ha llevado a un ajuste estratégico, como sugiere el título. Seguimos absolutamente comprometidos con hacer realidad una máquina basada en PowerPC tipo notebook de hardware abierto.

Para finales de 2025, estamos decididos a hacer todo lo necesario para tener al menos una versión funcional y simplificada de escritorio de nuestra Powerboard Tyche en funcionamiento.

Cambiamos de táctica

Centrarnos primero en una placa de escritorio nos permite concentrarnos en estabilizar y hacer funcional la plataforma computacional principal, dejando las complejidades de un factor de forma portátil (como la gestión de energía, la integración de la pantalla, etc.) para una etapa posterior si es necesario. Incluso planeamos volver al CPLD original de NXP utilizado en su placa de desarrollo, en lugar de la versión que seleccionamos previamente para los prototipos de notebook. Este es un paso pragmático para asegurar que logremos un resultado tangible para nuestro objetivo de 2025.

El camino a seguir aún presenta sus desafíos. Necesitamos comprender con precisión por qué la placa prototipo del notebook no arranca y qué rediseño electrónico podría ser necesario, y para ello estamos en contacto con expertos directamente en NXP. Una vez que logremos una versión de escritorio completamente funcional, todavía tendremos que diseñar los heat pipes, trabajar en el chasis y muy probablemente ajustar el diseño mecánico de la placa, y finalmente probar la tarjeta de video MXM, pero esperamos que la versión de escritorio proporcione una plataforma adecuada para ello.

Con la experiencia de nuestro nuevo diseñador y el continuo e increíble apoyo de nuestra comunidad, seguimos adelante con la esperanza de proporcionar un entorno fértil que respalde el crecimiento de PowerPC como una arquitectura alternativa viable. En este sentido, extendemos nuestras sinceras felicitaciones a Dave ‘Skateman’ Koelman y Harald ‘Geennaam’ Kanning por haber logrado poner en funcionamiento su placa de escritorio micro-ATX basada en CPU PowerPC NXP T1042/T2081, Mirari.

Hardware abierto, tu tiempo, tu compromiso y el compartir conocimiento en hardware es lo que más importa

Vamos con todo en la realización de nuestra placa PowerPC de hardware abierto desde cero, juntos como aficionados, entusiastas y voluntarios; tiene sentido para nosotros haberla diseñado como un esfuerzo comunitario para compartir conocimiento de hardware.

Valoramos la experiencia de crear nuestra Powerboard Tyche basada en PowerPC desde cero; esto es posible gracias al apoyo de todos los donantes y seguidores, y al tiempo y creatividad de los activistas que han estado involucrados en este proyecto a lo largo de los años.

Para nosotros, es de importancia fundamental que nuestra placa sea Hardware Abierto (la certificaremos como Open Hardware con OSWHA cuando esté completamente funcional) y los prototipos se han realizado gracias a vuestro apoyo y donaciones. Diseñar una placa madre para notebook es un objetivo desafiante, y aunque nos gustan los retos, sabíamos desde el principio que experimentar a este nivel de complejidad no siempre saldría según lo planeado. Pero persistimos; debemos terminar para recompensar todo el esfuerzo que hemos realizado.

Hazte miembro de la asociación para ayudarnos a mejorar

Para mejorar nuestro conocimiento colectivo, la mejor forma es unirte a la asociación AHORA (enlace para unirte a nuestra asociación). Al hacerte miembro, podrás participar en la próxima reunión, que se celebrará antes del 9 de mayo. En estas reuniones profundizamos en los próximos pasos. Los miembros de la asociación tienen voz en el proceso de toma de decisiones y en la resolución conjunta de situaciones complejas. Cuantos más miembros tengamos, más fuertes seremos y más sabias serán las decisiones que podamos tomar.

Tú podrías ser protagonista de los hitos clave de 2025

Gracias de nuevo por estar con nosotros en este viaje, mientras trabajamos para hacer realidad nuestra Powerboard Tyche de Hardware Abierto basada en PowerPC.

Tu apoyo es invaluable, ya sea mediante generosas donaciones, contribuyendo con tus habilidades como voluntario o ayudándonos a correr la voz. Este esfuerzo colectivo nos permite seguir avanzando. Nos comprometemos a manteneros informados con total transparencia a medida que nos acercamos a los hitos clave de 2025. ¡Estad atentos a más actualizaciones!

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La historia larga

Hasta noviembre de 2024: El problema era precisamente el comportamiento diferente entre las dos placas; en la placa base solo logré ejecutar un pequeño programa de prueba desde la SRAM que escribe cíclicamente por serie, pero la salida tenía caracteres irreconocibles porque el baud-rate era incorrecto (mientras que en el devkit el pequeño programa se ejecuta perfectamente), así que creo que el problema está en la gestión de las diferentes señales del CPLD que no respetan lo que está escrito en la hoja de datos del CPU.

Historial de actividades realizadas por el equipo del nuevo diseñador

Puedes ver aquí el informe producido por el nuevo equipo de diseño de hardware:

Lograron capturar algunas secuencias en nuestro prototipo; luego se encontró la impresión completa de pantalla del EVK para soldar los hilos en los lugares correctos.

Consiguieron reproducir un comportamiento en espejo entre los dos sistemas (devkit y nuestro prototipo) lo más parecido posible: enrutar SYSCLK a CLK_OUT vía uSD (a través de PBI).

El reloj de la plataforma es de 400 MHz (SYSCLK * 6 a partir del RCW codificado por hardware).

Además, el RCW se lee correctamente desde la SD (o mejor dicho, la configuración del PLL funciona, se espera que se lean correctamente los 512 bits completos).

Comportamiento de las señales de reinicio entre los dos sistemas

PORESET_B (canal 1, amarillo), bajo OVdd = 1.8V, está siendo conducido por 3.3V.

HRESET es de tipo drenaje abierto, mientras que PORESET_B sigue siendo push-pull.

Solo HRESET debería ser drenaje abierto; se puso también PORESET en drenaje abierto para ver si había algún cambio.

Otra inconsistencia… JTAG_TRST_N envía 3.3V a un puerto de 1.8V.

El tipo de salida de PORESET se corrigió, pero no cambió nada. En las trazas anteriores puede verse claramente la diferencia entre el canal 1 (PORESET) y el canal 2 (HRESET). El RDB hace una secuencia de reinicio mucho más limitada (ver el zoom) y espera alrededor de 400 ms antes de subir HRESET, mientras que nuestro prototipo, además de una secuencia de conmutación más relajada, solo espera unos ~150 ms antes de subir HRESET. Se hizo una prueba rápida aumentando el tiempo entre PORESET y HRESET, pero no cambió nada.

La modificación de hardware (poner HRESET y PORESET como drenaje abierto) no trajo los beneficios esperados. Aún quedan 3 resistencias (R375, R377, R379) que no deberían estar montadas, ya que la documentación indica claramente que estos pines (PROG_MTR, PROG_SFP y FA_VL) deben ir a tierra (como en el devkit). Hubo un pequeño aumento en el consumo de corriente desde 12V: después de esta modificación ahora consume poco más de 1A desde la línea de 12V.

Quedaron algunas dudas. Una de ellas es la siguiente:
¿Por qué, si el CPU está funcionando a la frecuencia correcta, la salida por el puerto serie tiene un baud-rate incorrecto, mucho más bajo del establecido?
¿De qué podría depender esto?

Las frecuencias suministradas a los diferentes PLLs y periféricos son controladas por los RCW. De los dos RCW codificados por hardware, solo 0b01001110x nos sirve (parcialmente) porque proporciona un SYS_REFCLK de 66.7 MHz. Parcialmente, porque también espera un DDR_REFCLK de 66.7 MHz, mientras que el prototipo tiene 133 MHz. No creo que esto sea un problema en este caso. Cuando se conecta con CodeWarrior, hay posibilidad de cambiar el RCW.

Eliminar las resistencias que no debían estar montadas no cambió nada.

Se hicieron pruebas anteriores con el firmware en SDRAM tanto en nuestro prototipo como en el T2080RDB.

Esta fue la traza de la salida serie de nuestro prototipo; como se puede ver, la frecuencia no era 115200 baudios.

Resumen a fecha de 08/04/2025

• Tenemos confirmación de que al menos RCW y PBI son leídos y aplicados por el PBL.
• Se encontraron y corrigieron varios errores en el plan de ensamblado.

Los cambios en el CPLD se dividen en dos:

• Corrección del tipo de conducción de PORESET (de push-pull a drenaje abierto).
• Alineación con el esquema de NXP. Para este segundo punto, no hubo mejoras, por lo que no necesariamente fue útil.

No hay avances en U-Boot, ya que todavía no arranca, lo que a nuestro parecer es la razón por la que el depurador no puede conectarse

14/04/2025 Actividad de desoldado de SATA3 y Pericom